계층적 SoC 설계 계획 솔루션
더 나은 QoR을 위한 제약 조건 기반 RTL 설계 평면도
전체 칩을 여러 블록 또는 하위 시스템으로 지능적으로 분할하여 SoC 설계의 복잡성 문제를 해결합니다.
칩 파티셔닝에는 각 하위 시스템의 설계 및 핀 배치의 물리적 계층적 파티션이 포함됩니다.
하위 시스템 간 버스 상호 연결 타이밍의 정확한 추정
혼합 수준 설계 계획(RTL/게이트/블랙박스)
유연한 우리 카지노 주소 추상화 관리
풍부한 핵심 엔지니어링 기능 세트
자동 블록 핀 할당 &
버스 상호 연결 계획
입력 데이터 준비를 위한 최소한의 노력으로 효율적인 RTL 설계 계획
우리 카지노 주소 TAT 감소
설계 반복 최소화로
대형 및 복합
SoC 설계
설계 및 제약 조건 탐색
제약조건 기반 평면도 계획
자동/수동
핀 할당
라우팅 혼잡 추정
BUS 상호 연결 계획
계층적 평면도